Blackfin 处理器硬件设计注意事项

Blackfin 处理器硬件设计注意事项

概述：
 为采用blackfin处理器设计产品的工程师避免犯一般错误。除了这个文档
之外，设计者应当读相关的规格书，硬件参考手册，以及所用处理器的堪误
表（可以从ADI网站中下载到）。

NMI极性：
 所使用的处理器的双极性非屏蔽中断引脚。个别处理器（如ADSP-BF531/
BF532/BF533/BF535和BF561），NMI引脚激活为高。而其他处理器，NMI
引脚激活为低以便于同标准的外围设计连接。同样的，注意NMI引脚是否可
用以它的非激活状态。
 注：不要让NMI悬空。

5V电压容许
 直接将5V电压连接到引脚有可能使其损坏、产生故障。Blackfin处理器输
出连接到5V设备输入引脚可能左漂浮或可能被上拉到5V。大多数处理器引脚
不能容忍5V电压。除了两线接口（TWI）引脚。其他所有引脚电压变化应当
保证在规格书中规定的电压值或小于其许可范围的最大值，高电压中采用限
流电阻不能起到完全的保护作用。

不使用引脚处理：
看数据手册中的引脚描述列表。

信号完整性：
快速的信号上升时间和下降时间是引起信号完整性的主要问题。处理器的
每个引脚上升/下降斜率不一样。同样的，一些引脚对噪音和其他引脚的信
号反射具有更大的敏感性。采用简单的信号完整性处理方法防止线上传播反
射信号干扰时钟和同步信号，短的走线和连续终止对以下的信号很重要：
 CLINK引脚应当有相应的驱动阻抗匹配。
 SPORT口信号（TCLK，RCLK，RFS，TFS）应当采用终结。
 PPI引脚，如PPI——CLK和同步信号也同样受益于标准的信号完整性技术。
 SDRAM时钟，控制，地址和数据对连续的终于有益并减少不必要的EMI。
 假如有多个信号源的信号，要保证走线短是很困难的，ADI网站上提供的
IBIS模块有助于对这些信号的处理。

测试点和信号提取：
 对CLKOUT，SCLK，BANK选择，PPICLK和RESET信号设置测试点可以方便调
试。如果选择的如引导模式（BMODE）引脚直接连到电源或地，对于BGA封装
的处理器将没法做到。对于调试，使用上拉或下拉电阻比直接接电源或地更
好。

旁路电容：
 对于更高速度的电路对内部供电端加上适当的旁路电容。电路中的有害感
应电容对高频电路具有很大的影响。有两件事需要考虑：当处理器运行速度
高于100MHz时，首先电容应当少，走线应当短以减小感应系数。0402的表贴
电容比更大尺寸的电容效果要明显。第二，小电容值将更容易引起LC电路的
自激。低于50MHZ的采用几个0.1uF的电容。高于500MHz的采用VDD——INT旁
加0.1,0.01,0.001和100pF的组合电容。

复位：
Blackfin处理器的引脚没有滞后作用，因此，要求一个单调和上升或下降。
所以复位引脚不能直接连到R/C延时电路上，Blackfin处理器对这种电路噪
音比较敏感。所以复位引脚应当有一个复位芯片生产一个复位信号供给。

JTAG：
JTAG接口的完整应用，参考Analog Devices JTAG Emulation Technical
Reference (EE-68)[1]。

PF引脚作为输出使用：
 PF引脚作为输出应当接上拉或下拉以确定复位时的状态。

使用EZ-KIT Lite原理图
 EZ-KIT Lite评估系统的原理图是一个很好的设计参考。因为EZ-KIT Lite
是一个评估和开发板，还提供一些例子

总线请求：
 总线请求引脚（/BR）要求在所有的设计中加上拉电阻。如果不加上拉电阻
在没有任何外设驱动的情况下可能产生错误的总线请求。